电路软件开发gate level post-layout 这个阶段的工作任务

电路软件开发gate level post-layout 这个阶段的工作任务: 这个阶段的主线任务简单说就是将上一阶段产出的 gate level netlist 经过布局布线，生成 GDSII文件，然后就可以把这个GDSII文件提交给芯片制造代工厂生产出的芯片。 具体的工作内容说明如下：

Placement & Route:

在Placement步骤中，APR软件 (例如Synopsys 的 ICC 或者 Cadence 的Encounter) 会根据设计者的Constraint将Cell摆放至适当方位以满足规格，假使未满足规格，设计者可再透过Placement Optimization取得更好的Performance。另外假使有Testing Circuit，需要在Placement时将Scan Chain作Re-order(因为在place & route 之前，syntest产生netlist中scanchain时因为无法知道各个寄存器物理位置的信息，会造成P&R后， chain上一个寄存器连接到很远的另一个寄存器的情况，布线不优化（chain所用到的总线长很长）甚至造成拥挤。因此会在布局布线后重新reorder scan chain. 但是要注意reorder后hold timing 会变差。reorder scan chain 是根据这些register的物理位置来改变scan chain 中register的顺序（connectivity）)，以取得较好的Performance。完成Placement后即可开始进行Clock Tree Synthesis(CTS)，目的让每个Clock Signal可以balance送至Flip-Flop的末端，以降低Clock Skew及增加Clock Signal的推动力。再将Standard Cell、IO Pad Cell、Macro等Cell之Signal Pin进行绕线，并作Routing Optimization达成规格，完成Routing步骤。完成整个芯片P&R后，确认都没Violation后即可存成Post-layout GDSII及Gate-level Netlist档案

从整个APR Flow 可以发现，Placement、CTS、Routing 这些都是软件在作的，这对设计者来说并非是难事，但是在Floorplan 及Power 的规划却是要花多Effort 的，这是因为Design 中如果有多个Macro 时会不知道怎么摆放才可以做到满足Timing 规格，也不知道要如何作出一个好的Power Mesh 规划，像是P/G Cell 个数要多少？、Metal宽度要多少？Stripe 要几条？才不会造成IR Drop 过多或Electro-Migration(EM)问题发生。这些问题常常困扰着设计者，也是Layout 花时间的部分

EM问题：在电流密度很高的导体上，电子的流动会产生不小的动量，这种动量作用在金属原子上时，就可能使一些金属原子脱离金属表面到处流窜，结果就会导致原本光滑的金属导线的表面变得凹凸不平，造成损害。这种损害是个逐渐积累的过程，当这种“凹凸不平”多到一定程度的时候，就会造成CPU内部导线的断路与短路，而使得CPU报废。温度越高，电子流动所产生的作用就越大，其破坏CPU内一条通路的时间就越少，即CPU的寿命也就越短，这也就是高温会缩短CPU寿命的本质原因

Post-layout power analysis：Layout 过程中，当完成Power Mesh 规划及Cell、Macro 摆定位后，为了确认目前规划的Power Mesh 够Robust，不会造成IR Drop 超过合理范围(一般为工作电压百分之10以下)及EM Violations 发生，因此要使用Layout 软件之Power Analysis 的功能进行分析。Power Analysis 前须准备包括，P/G Cell 个数及方位、该芯片的Input端的Transition Time(因一个Cell Power Consumption 是根据Input Transition 与Output Capacitance 查表得知的 )、Net Switch Activity。前面两项可依实际电路给定，Switch Activity 须将目前Layout 结果存成Gate-level Netlist 并灌入实际的Pattern 进行Simulation得到。

Formal verification：Layout 后，电路的Function 有可能因Layout 而有所改变。会造成电路Function 错误原因一般是Signal Pin 被floating 掉或CTS 出了问题(这与synthesis后function改变原因不一样)。因此在Layout 后还要再作Gate-level Post-layout Simulation 以确认Function是否正确。但假使验证后发现Function 不正确，要用Debug Tool来抓错误点，往往需要耗上相当多的时间，为解决这问题，同样地我们可以使用Formal Verification工具帮忙找出其问题点（但是对于CTS造成timing不对而影响function还是只能通过simulation才能找到问题）

Gate level simulation：在Layout时，设计者要提供RC Table 给Tool 计算Net 的Delay，RC Table 都是由Library 厂商会提供，该Table 可以查到每unit 长度的Metal 其RC 值为多少，Tool 会自动查表并计算Net 长度为多少，来决定每条Net 的Delay 是多少。由于Layout 时已有实际电路存在，Tool 可以依据实际长度计算出Net Delay 时间，因此跟综合时所使用的WLM 准确度差異甚多。因此每次设计者要Report Timing 前，都要针对目前Layout 电路再作一次RC Extraction，以取得精确地Delay Calculation，直到Layout 完成产生正确的sdf 档，作为Post-layout Gate-level Simulation之用。

Design Rule Check(DRC)：将Layout 结果，依据Foundry 对该制程定义的Max or Min Width、小图像间距，金属宽度等Rule 作确认有无违反,若不check则代工厂生产出来的可能是废品。

Layout vs. Schematic (LVS)：将Layout 结果（GDS）与Schematic(netlist)作比对，比较两者间Instance、Port(PIN)、Net 等个数、Cell 连线情况及Power/Ground连接是否一致，以确认Layout 完结果之正确性